| L1 |
معرفي
اهداف درس، منطق ديجيتال، زبانهاي توصيف سخت افزار
دموي تحليلگر منطقي در آزمايشگاه توسط دستياران آموزشي |
اتمام مجموعه مسائل 1
اتمام آزمايش 1 |
| L2 |
منطق ترکيبي
گيت هاي منطقي، جبر بولين، نمايش جبر بولين، هزاردها
ادامه دموي تحليلگر منطقي در آزمايشگاه توسط دستياران آموزشي |
|
| L3 |
معرفي Verilog® (منطق ترکيبي)
سنتز منطقي، زبان توصيف سخت افزار Verilog® ، منطق ترکيبي در Verilog® ، آزمايش ها |
|
| L4 |
بلوکهاي سازنده ترکيبي
باقي نگه داشتن حالت با پسخور، Latch ها،و فليپ فلاپ ها، ساعت ها و محدوديت هاي زماني.
دمو هاي WARP، MAX-PLUS II و ModelSim در آزمايشگاه توسط دستياران آموزشي |
|
| L5 |
مدارهاي ساده ترتيبي و Verilog®
شمارنده هاي ساده، پياده سازي ترتيبي
ادامه دمو هاي WARP، MAX-PLUS II و ModelSim در آزمايشگاه توسط دستياران آموزشي |
زمان ارائه محموعه مسائل 1 |
| L6 |
پياده سازي Verilog® ماشينهاي حالت-نهايي
همزمان سازي و Metastability، فرمولهاي Mealy و Moore، پياده سازي Verilog® مثالهاي FSM |
انجام محموعه مسائل 2
انجام آزمايش 2 |
| R1 |
بحت و اثبات آزمايش 2 |
چک کردن آزمايش 1
زمان مهلت ارائه گزارش آزمايش 2 |
| L7 |
حافظه ها
تکنولوژي ها، انواع RAM و ROM، مدارهاي کنترل کننده حافظه،حافظه هاي خاص منظوره، واسط هاي با کارايي بالا |
|
| L8 |
مدارهاي رياضي
جمع و تفريق دودويي، پياده سازي و کارايي يک جمع کننده کامل (Full)، جمع سريع، عمليات رياضي علامت دار |
|
| R2 |
بازگويي درس |
تا زمان مجموعه مسائل 2 |
| L9 |
بلوکهاي سازنده آنالوگ
ورودي هاي آنالوگ، مدارهاي مفيد Opamp، تبديل A/D به D/A، مدارهاي A/D به D/A |
|
| L10 |
مسائل اجماع سيستم ها و FSM هاي ماژور و مينور
سلسله مراتب و پيمانه اي بودن، مسيرهاي کنترل و داده، FSM هاي ماژور و مينور، پيمانه هاي حافظه RAM/ROM (در Altera)، نکات طراحي
کليات آزمايش 3
|
انجام مجموعه مسائل 3 |
| R3 |
بازگويي درس |
چک کردن آزمايش 2 |
| L11 |
منطق قابل پيکربندي دوباره
کليات قطعات تجاري، منطق قابل برنامه ريزي(PAL) معماري FPGA، ابزارهاي نرم افزاري |
زمان مهلت ارائه گزارش آزمايش 2
انجام آزمايش 3 |
| L12 |
منطق قابل پيکربندي دوباره (ادامه)
کليات قطعات تجاري، منطق قابل برنامه ريزي(PAL)معماري FPGA، ابزارهاي نرم افزاري |
|
| R4 |
بازگويي درس |
|
| L13 |
ويدئو
نمايشگرها، همزمان سازي، بازيابي سيگنالها، زمانبندي به هنگام |
|
| L14 |
پروژه
ويدئوي پروژه هاي قبلي، ايده هاي پروژه ها، مهلت ها و اهداف، راهنمايي هاي پروژه ها، نمره دهي، واسط هاي غيرهمزمان و ارتباط کيت به کيت. |
|
| |
بدون بازگويي درس |
چک کردن آزمايش 3
تا زمان مجموعه مسائل 3 |
|
L15 |
مدارات و سيستم هاي مجتمع ديجيتال
قانون مور، VLSI، طرح بندي و ساخت، مدارات با کاربري خاص، ريزپردازنده ها، انتقالات رفتاري و الگوريتمي، زمانبندي مجدد، موازي سازي و لوله کشي (نوعي موازي سازي - Pipelining) |
مرور امتجان کلاسي توسط دستيار آموزشي
تشکيل تيم هاي پروژه ها |
|
R5 |
بازگويي درس |
|
|
L16 |
اتلاف نيرو
مسائل گرمايي و باتري، منابع اتلاف نيرو، بهينه سازي مدار و الگوريتم براي نيرو، توزين کردن ولتاژ |
مهلت ارائه انتزاعات پروژه
چک کردن آزمايش 3
مهلت زمان گزارش 3 |
|
L17 |
موتورها و تعيين مکان
Servos، اندازه گيري مکان، رمزگشاها، موتورها، پيچش |
پيشنهاد پروژه براي زمان برگزاري کنفرانس
|
|
P1 |
کنفرانس طرح پيشنهادي با دستياران آموزشي |
زمان مهلت گزارش مرور شده آزمايش 2 (بخشي ازنيازهاي ارتباطات تحصيلات MIT)
پيشنهاد پروژه براي زمان برگزاري کنفرانس
|
|
P2 |
کنفرانس بلوکهاي دياگرام با دستياران آموزشي |
|
|
P3 |
ادامه کنفرانس بلوکهاي دياگرام با دستياران آموزشي |
|
|
P4 |
ادامه کنفرانس بلوکهاي دياگرام با دستياران آموزشي |
|
|
P5 |
ارائه طراحي پروژه |
ليست چک پروژه هاي دلخواه |
|
P6 |
ادامه ارائه طراحي پروژه |
|
|
P7 |
ادامه ارائه طراحي پروژه |
|
|
P8 |
ادامه ارائه طراحي پروژه |
|
|
P9 |
پياده سازي / رفع اشکال |
|
|
P10 |
ادامه پياده سازي / رفع اشکال |
|
|
P11 |
ادامه پياده سازي / رفع اشکال |
|
|
P12 |
ادامه پياده سازي / رفع اشکال |
|
|
P13 |
ادامه پياده سازي / رفع اشکال |
|
|
P14 |
نمايش پروژه نهايي |
زمان مهلت پروژه نهايي (3 روز بعد از جلسه P13) |